סנכרן יציאות של FPGAs נפרדות בתוך 1ns

Keegan Jay

2017-12-07 10:12:34 UTC

view on stackexchange narkive permalink

Edit: הצלחתי להשיג אי וודאות של 560ps בסימולציה באמצעות משוב PLL חיצוני דרך השבב כולו. לאחר שאאמת בחומרה אמיתית אפרסם פתרון מלא.

אני מנסה לסנכרן את התפוקות של שני FPGAs ספרטניים -6 המופרדים פיזית. באופן אידיאלי, ההטיה בין שני הפלטים של המכשיר תהיה פחות מ- 1ns.

היציאות הן פינים דיפרנציאליים הנשלטים על ידי OSERDES2.

אפשרות אחת עשויה להפיץ שעון ייחוס לשני ה- FPGA. האות ינותב כך שהוא יגיע לכל FPGA בשעה "בדיוק באותו זמן".

שעון הייחוס יועבר דרך PLL, עם משוב דרך מכשיר BUFIO2_FB. כפי שמוצג בדוגמה משאבי שעון:

האם מנגנון המשוב הזה יבטל את עיכוב הכנסת השעון, כך שה- IOCLK יהיה בשלב עם סיכת קלט השעון?

ה- ISERDES2 באותו תחום IOCLK ירשום אות נתוני התייחסות המציין פשוט קצה שעון מסוים כדי ליישר את הפלט איתו.

האם קיימות וריאציות אחרות של המכשירים אשר ימנעו את היציאה מהפסיקה באופן קבוע?

למשל אני חושש שעיכוב ההפצה מ- OSERDES2 לסיכת הפלט עשוי להשתנות מאוד בין המכשירים. מבוסס על גיליון נתונים לתזמון:

האם מפרט זה של 0.94 ns אומר שהתפשטות יכולה להיות בין 0 ל- 0.94ns על פני מכשירים שונים?

האם יש גישה קולית נוספת לבעיה זו?

בדוק את פרוטוקולי NTP ו- PTP.

NTP ??באמת, לזמנים של ננו שנייה?בין FPGA?PTP טוב יותר, אך עדיין בסדר גודל רחב של הסימן, ואם זה היה כל הדיוק הנדרש יש דרכים קלות בהרבה.

@DanMills ניתן לשנות אותם לדיוק טוב יותר.התכוונתי לזה יותר כדוגמה לאופן שבו ניגשים לבעיה כזו.

@user110971 תודה על ההובלה, מועיל להכיר את הטכניקות המשמשות לפתרון בעיות מסוג זה, גם אם הפרטים שונים זה מזה.

@JayKeegan מה שרציתי להפנות אליו את תשומת הלב הוא מנגנוני המשוב.אני חושד שדיוק כזה קשה מאוד ליישום במערכות לולאה פתוחה.מערכות תזמון דיוק בדרך כלל עושות משהו כזה: למדוד שגיאה -> שליטה -> PLL / DLL.